静電気放電（ESD）試験 は世界中の電子機器メーカーで利用されており、米国規格協会（ANSI）、JEDEC、国際電気標準会議（IEC）などを含む組織の数多くの規格が使用されています。 ESD 試験には多くのハードウェア・プロトタイプを使用する必要があり、時間とコストがかかります。 ESD 試験プロセスをシミュレートし、ESD 損傷の影響を受けやすいワイヤレス・デバイスの場所をピンポイントで特定できる能力は非常に価値があり、エンジニアは ESD 損傷を最小限に抑える製品設計に必要な試作品の数を減らすことができます。
このプレゼンテーションでは、コンピュータ・シミュレーションによってESD試験プロセスを解析できる、マルチフィジックス・ベースの新しいESD解析機能を紹介します。 この機能により、設計段階でESD保護を最適化できるため、試作品の作成とテストの回数を減らすことができ、企業の時間とコストの削減につながります。
